Verilog 抽象的模型基本如下:

系统级(system-level):用语言提供的高级结构能够实现待设计模块的外部性能的模型.
算法级(algorithm-level):用语言提供的高级结构能够实现算法运行的模型.
RTL级(register transfer level):描述数据在寄存器之间的流动和如何处理,控制这些数据流动的模型.
以上三种都属于行为描述,只有RTL级才与逻辑电路有明确的对应关系.
门级(gate-level):描述逻辑门以及逻辑门之间连接的模型.与逻辑电路有确定的连接关系,以上4种数字系统设计工程师必须掌握.
开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型.

激励信号

激励信号也就是输入信号，主要是减低方波频率以及叠加电压的方式工作。在时序逻辑电路中，又称为组合电路的内部输出信号。
[^注]: 我个人觉得这个激励信号更倾向于一个启动信号,大部分使用场景下更像是初始化完成后的第一个信号.打个比方就像跑步,预备,3,2,1.跑!那个跑的信号就类似于一个激励信号.